Jūs esate neprisijungęs lankytojas. Norint dalyvauti diskusijose, būtina užsiregistruoti ir prisijungti prie forumo.
Prisijungę galėsite kurti naujas temas, atsakyti į kitų užduotus klausimus, balsuoti forumo apklausose.
Administracija pasilieka teisę pašalinti pasisakymus bei dalyvius,
kurie nesilaiko forumo taisyklių.
Pastebėjus nusižengimus, prašome pranešti.
Dabar yra 2025 09 18, 05:27. Visos datos yra GMT + 2 valandos.
Jūs negalite rašyti naujų pranešimų į šį forumą Jūs negalite atsakinėti į pranešimus šiame forume Jūs negalite redaguoti savo pranešimų šiame forume Jūs negalite ištrinti savo pranešimų šiame forume Jūs negalite dalyvauti apklausose šiame forume
Iskilo beda reikia signala 5v staciakampyuzvelint iki 400 micro s, ir dar kad eitu velinima keist nuo 0 iki 400 kas pvz 20 micro s
Įdėjų yra. Tik šiek tiek informacijos reikia:
- koks max. signalo dažnis?
- koks minimalus impulso plotis?
- Koks rezultato tikslumas reikalingas? T.y., sakykim, jei impulso skverbtis sumažės/padidės per 100nS, ar pan.?
Iskilo beda reikia signala 5v staciakampyuzvelint iki 400 micro s, ir dar kad eitu velinima keist nuo 0 iki 400 kas pvz 20 micro s
Įdėjų yra. Tik šiek tiek informacijos reikia:
- koks max. signalo dažnis?
- koks minimalus impulso plotis?
- Koks rezultato tikslumas reikalingas? T.y., sakykim, jei impulso skverbtis sumažės/padidės per 100nS, ar pan.?
signalas yra pavienis tai daznis tikriausiai maziau nei 1 hz:)
impuso plotis yra min 10micro s ,o max ~500ms
labai didelio nereikia ( smito trigeris padety pataisys)
signalas yra pavienis tai daznis tikriausiai maziau nei 1 hz:)
impuso plotis yra min 10micro s ,o max ~500ms
labai didelio nereikia
Galima suprojektuoti FIFO atmintį. Fiksuotu dažniu (sakykim 100MHz, nuo jo priklausys rezultato tikslumas) pastoviai įrašinėti atėjusius duomenis, ir tuo pačiu dažniu iš kito FIFO galo juos nuskaitinėti.
FIFO daryti reikia taip, kad jis jau turėtų tam tikrą kiekį bitų (tiek bitų, kiek reikia signalą vėlinti). Jei naudojant standartinę FIFO atmintį(pvz., Cypress gamina), nuskaitymo taktą reiktų paleisti po tam tikro laiko (pvz., RC grandinėlė, ir 74HC125). Tada RC užduos užlaikymo trukmę.
Gali pradinį užlaikymo laiką ir su CPU nustatyti.
Patį FIFO galima suprojektuoti ir pačiame CPU. Tik reiktų gana greito. Arba dar paprastesnis variantas - imti patį pigiausią FPGA ($10-15 vienetinė kaina), ir viską sudėti į vidų.
nu varijantas geras tik va brangokas
na as geraiu pasukes makaule sumasciau toki smota, ne555 pakinkyt i vieno ciklo rezima su velinimu priklausanciu nuo R1 o isejima invert, pastatyt trigery kuris reaguoja i kylanti fronta(tik sito dar neradau) po to RC grandine ir smito triggeriu gale
nu teoriskai turetu veikt
va gal zinot kas kaip toky trigery kuris reaguoja i kylanti fronta nesunkiai ir keliu R galim pasidaryt ar kur isigyt
na as geraiu pasukes makaule sumasciau toki smota, ne555 pakinkyt i vieno ciklo rezima su velinimu priklausanciu nuo R1 o isejima invert, pastatyt trigery kuris reaguoja i kylanti fronta(tik sito dar neradau) po to RC grandine ir smito triggeriu gale.
Nepavyks jau vien del to, kad Tau reikalingas 40 kartų didesnis vėlinimas nei pats impulso plotis. Jei ši sąlyga negaliotų - elementariai paimi paprasčiausią CPU, turintį išorinį taimerio paleidimą, ir viskas. CPU taimeris generuoja pertraukimą po tavo norimo užlaikymo. Bet sakau - dėl Tavo užkeltų reikalavimų šis variantas nepavyks.
Nebent jei tikrai dažnis žemas, galima naudoti du taimerius, dirbančius nuo skirtingų signalo frontų. Tada irgi turėtų pavykti.
ira specialiu velinimo liniju. bet galima ir papratai apsieti.
svarbu kiek impulsu reikia laikyti toje uzdelsimo linijoje.
(uzdelsimo linija teoriskai yra atmintis)
jei tau reikia tik vieno impulso atminties, tai viskas tvarkoje, statai rc grandine, smito trigeri ir tvarka.
jei tau reikia kad ta uzdelsimo linija atsimintu 2 impulsus tai teks pastatyti dvi trumpesnes uzdelsimo linijas is eiles. ir taip toliau, kiek impulsu tieks rc grandiniu.
galim pasidaryt ar kur isigyt
